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内容节选
1.1 什么是Verilog HDL?
Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。
Verilog HDL 语言具有下述描述能力:设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外,Verilog HDL语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计外部访问设计,包括模拟的具体控制和运行。
Verilog HDL语言不仅定义了语法,而且对每个语法结构都定义了清晰的模拟、仿真语义。
因此,用这种语言编写的模型能够使用 Ve r i l o g仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。 Verilog HDL提供了扩展的建模能力,其中许多扩展最初很难理解。但是,Verilog HDL语言的核心子集非常易于学习和使用,这对大多数建模应用来说已经足够。当然 ,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
1.2 历史
Verilog HDL语言最初是于1 9 8 3年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。由于他们的模拟、仿真器产品的广泛使用,Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。在一次努力增加语言普及性的活动中, Verilog HDL语言于1 9 9 0年被推向公众领域。 Open Verilog International(O V I)是促进Ve r i l o g发展的国际性组织。1 9 9 2年, O V I决定致力于推广Verilog OVI标准成为I E E E标准。这一努力最后获得成功, Verilog 语言于1 9 9 5年成为I E E E标准,称为 IEEE Std1 3 6 4-1 9 9 5。完整的标准在Ve r i l o g硬件描述语言参考手册中有详细描述。
1.3 主要能力
下面列出的是Ve r i l o g硬件描述语言的主要能力:
基本逻辑门,例如a n d、o r和n a n d等都内置在语言中。
用户定义原语(U D P)创建的灵活性。用户定义的原语既可以是组合逻辑原语,也可以是时序逻辑原语。
开关级基本结构模型,例如p m o s 和n m o s等也被内置在语言中。
……
2.1 模块
模块是Verilog 的基本描述单位,用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述 ; 设计的数据流行为使用连续赋值语句进行描述 ; 时序行为使用过程结构描述。一个模块可以在另一个模块中使用。
一个模块的基本语法如下:
m o d u l e m o d u l e _ n a m e (p o r t _ l i s t) ;D e c l a r a t i o n s :
reg, wire, parameter,
input, output, inout,
function, task, . . .
S t a t e m e n t s :
Initial statement
Always statement
Module instantiation
Gate instantiation
UDP instantiation
Continuous assignment
e n d m o d u l e
说明部分用于定义不同的项,例如模块描述中使用的寄存器和参数。语句定义设计的功能和结构。说明部分和语句可以散布在模块中的任何地方;但是变量、寄存器、线网和参数等的说明部分必须在使用前出现。为了使模块描述清晰和具有良好的可读性 , 最好将所有的说明部分放在语句前。本书中的所有实例都遵守这一规范。
图2 - 1为建模一个半加器电路的模块的简单实例。
……
习题
1 .模块实例语句与门实例语句的区别是什么?
2 .当端口悬空时,即端口没有被连接时,端口的值是什么?
3 .对于9 . 3节中的模块FA,O R _ D E L AY值为4,X O R _ D E L AY值为7,A N D _ D E L AY值为5,写出其结构描述形式。
4 .用本章讲述的模块FA编写执行加法和减法的4位A L U的结构模型。
5 .用5 . 11节中描述的M U X 4 x 1模块编写1 6 - 1多路选择器的结构化模型。
6 .用异步低电平复位描述通用 N位计数器。将通用计数器在实例语句中用作 5位计数器用测试验证程序验证这个5位计数器。
……
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